2026/01/07 6:46
**CES 2026：AMD の「Venice」と MI400 SoC に潜む真価を解き明かす** CES 2026 で、AMD は次世代の Radeon™ 7 X86 アーキテクチャ「Venice」と新たな MI400 系列 GPU を発表しました。これにより、ゲームと計算ワークロードの両方で大幅な性能向上が実現されました。Venice チップは前世代に比べ最大 30 % の効率向上を約束し、MI400 は 2‑DPU 構成によって AI 推論と学習において前例のないスループットを提供します。AMD は、これらの SoC が次世代コンソールからデータセンターアクセラレータまで幅広く活用されることを強調し、高性能グラフィックスソリューションのリーディングプロバイダーとしての地位を確固たるものにしました。
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要約▶
Japanese Translation:
概要：
AMDはCES 2026で、次世代「Venice」サーバーCPUファミリーとMI400データセンターアクセラレータを発表しました。VeniceはStrix Halo/MI250Xに似た新しい2-IOダイパッケージング方式を採用し、8つのコンピュートCCD（それぞれ32個のZen 6コア）を搭載しています（合計最大256コア）。N2シリコン面積は約165 mm²で、各CCDには128 MBのL3キャッシュが備わっており、これは約5 mm²のコア＋L3領域に相当します。2つのIOダイ一体で約700 mm²を占め、電源供給用に8個の小型構造・コンデンサーダイが補完されます。
MI400は12枚のHBM4メモリダイと「十二」のコンピュート/IOダイ（2枚の約747 mm²ベースダイと2枚の約220 mm²オフパッケージIOダイ）を積み重ねた巨大なパッケージです。コンピュートチップレットは1枚あたり140–160 mm²、最大で約180 mm²と推定されています。AMDはMI400ファミリーの3メンバー（MI430X、MI440X、およびMI455X）を発表し、MI440Xは8ウェイUBBボックス用に設計され、従来のMI300/350シリーズに代わるものです。
V‑Cacheバリアント（Venice‑X）が登場する予定であり、256コアに達すれば各CCDあたり最大約384 MBのL3キャッシュ（合計約3 GB）をサポートできる可能性があります。VeniceとMI400はともに年末に発売される見込みです。また、記事ではPatreon、PayPal、およびDiscordコミュニティを通じて追加コンテンツが提供されることも記載されています。
このバージョンはすべての主要ポイントを保持し、不必要な推測を避け、メインメッセージを明確に提示し、あいまいまたは混乱する表現を排除しています。
本文
こんにちは、インターネットの皆さま！
CES 2026でAMDは、次世代サーバーCPU「Venice」とデータセンター向けアクセラレータ「MI400」シリーズを発表しました。両ラインについては既に 2025 年 6 月の Advancing AI イベントで仕様が示されていましたが、本番では初めて実際のシリコンが公開されたのです。
Venice（ヴェニス）
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パッケージング
従来の EPYC チップは、CCD と IO ダイ間にワイヤーを配線するために有機基板を採用していました。Venice は Strix Halo や MI250X に似たより高度なパッケージ技術を使用しています。 -
IO ダイ
Venice には従来の EPYC CPU が備えていた単一 IO ダイではなく、2 つの IO ダイが搭載されています。各 IO ダイは約 353 mm²で、合計で 700 mm² 超。これは以前の EPYC モデルの約 400 mm² に比べて増加しています。 -
CCD（コンピューティング・コア・ダイ）
チップには 8 個の CCD があり、各 CCD は 32 コアの Zen‑6 を搭載（パッケージ全体で最大 256 コア）。1 個あたり約 165 mm² の面積に、128 MB の L3 キャッシュ（コア毎に 4 MB）を備えています。
コア + L3 キャッシュあたりの面積は約 5 mm²で、Zen‑5 の N3 における約 5.34 mm² と同等です。 -
追加ダイ
パッケージの両側にそれぞれ 4 枚ずつ、計 8 枚の小型ダイが配置されています。これらは構造シリコンやディープ・トレンチキャパシタとして機能し、CCD と IO ダイへの電源供給を改善する役割を果たしていると考えられます。
MI400 アクセラレータ
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パッケージ
大型ユニットで、12 枚の HBM4 メモリダイ、2 枚のベースコンピュート/IO ダイ（各約 747 mm²）、さらにオフパッケージ IO ダイ 2 枚（各約 220 mm²）が組み込まれています。 -
コンピュートチップレット
8 個のコンピュートダイがベースダイ内に埋め込まれており、1 枚のベースダイあたり 4 枚ずつ配置されています。正確なサイズは不明ですが、おそらく 140–160 mm² 程度で、最大で約 180 mm² に達する可能性があります。 -
追加機能
上下のオフパッケージダイは PCIe や UALink といった外部 IO を提供すると推測されます。
その他のお知らせ
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MI400 ファミリー
AMD は MI400 系列に新たなメンバー「MI440X」を追加しました。既存の MI430X、MI455X に加えて、MI440X は 8‑way UBB ボックス向けで、MI300/350 シリーズを直接置き換える設計です。 -
Venice‑X
Venice の V‑Cache バリアントで、32 コア CCD 当たり最大 256 コアと 384 MB L3 キャッシュ（合計約 3 GB）を提供する可能性があります。
Venice と MI400 系列は本年後半に発売予定です。
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