TinyTinyTPU：FPGA上に実装された、2×2システマティックアレイ型のTPUスタイル行列乗算ユニット

TinyTinyTPU – 2×2 TPUスタイルの最小マトリクス乗算ユニット
（SystemVerilogで実装、Xilinx Basys 3にデプロイ）

目次

1. プロジェクト概要
2. クイックスタート
   • 必要環境
   • インストール
3. シミュレーション & テスト
   • テスト実行
   • 波形生成
4. FPGA ビルドとデプロイ
5. 推論の実行
6. プロジェクト構成
7. アーキテクチャ詳細
8. オープンソースツール (Yosys / nextpnr)
9. トラブルシューティング
10. 貢献方法
11. 参考文献 & 謝辞

1. プロジェクト概要

TinyTinyTPU は Google の TPU を教育用に再現し、2×2 システマティック配列へ縮小したものです。以下を示します。

リソース使用率 (Basys 3)

• LUTs: 約1,000（5 %）
• フリップフロップ: 約1,000（3 %）
• DSP48E1: 8スライス
• BRAM: 約10–15ブロック
• 推定ゲート数: ~25k

2. クイックスタート

必要環境

インストール

# リポジトリをクローン
git clone <repository-url>
cd tinytinyTPU-co

# シミュレーション環境 (Python 仮想env)
cd sim
python3 -m venv venv
source venv/bin/activate   # Windows: venv\Scripts\activate
pip install -r requirements.txt

3. シミュレーション & テスト

すべてのシミュレーションコマンドは

sim/

テスト実行

cd sim

# すべてのテストを走らせる
make test

# 波形生成付きで実行
make test WAVES=1

# 個別モジュールテスト
make test_pe          # Processing Element
make test_mmu         # Matrix Multiply Unit
make test_uart        # UART コントローラ
# …etc.

波形生成

# 利用可能な波形一覧
make waves

# 特定のモジュール波形を開く
make waves MODULE=pe
make waves MODULE=mmu

波形は

sim/waves/

4. FPGA ビルドとデプロイ

ハードウェア接続 (Basys 3)

fpga/README.md

Vivado でビルド

cd fpga
vivado -mode batch -source build_vivado.tcl

• basys3_top.bit

  が生成される
• 利用率・タイミングレポートが作成される

オープンソース代替: Yosys + nextpnr

1. 合成 –

   yosys synth.ys

   （README のスクリプトを参照）
2. 配置とルーティング –

   nextpnr-xilinx …

3. ビットストリーム生成 – Xilinx ツールまたは

   fasm2bit

   が必要

注意: Vivado は安定したビルドが保証されます。Yosys/nextpnr は実験的です。

FPGA プログラミング

• Vivado GUI: Hardware Manager → Auto‑connect →

  basys3_top.bit

  でプログラム
• コマンドライン (Vivado):

  vivado -mode tcl <<EOF
  open_hw_manager
  connect_hw_server
  open_hw_target
  set_property PROGRAM.FILE {basys3_top.bit} [get_hw_devices xc7a35t_0]
  program_hw_devices [get_hw_devices xc7a35t_0]
  EOF
  

• OpenOCD (任意): Digilent JTAG ケーブルと

  openocd

  を使用してフラッシュ

5. 推論の実行

Python ホストドライバ

from tpu_driver import TPUDriver

# 接続（ポートを調整）
tpu = TPUDriver('/dev/ttyUSB0')   # Linux
# tpu = TPUDriver('COM3')        # Windows

# 重みと活性化をロード
weights = [[1, 2], [3, 4]]
activations = [[5, 6], [7, 8]]

tpu.write_weights(weights)
tpu.write_activations(activations)

# 推論実行
tpu.execute()

# 結果行列を取得
result = tpu.read_result()
print("Result:", result)

デモスクリプト

cd host

python3 inference_demo.py          # 基本デモ
python3 gesture_demo.py            # ジェスチャ分類器（学習済モデルが必要）
python3 test_tpu_driver.py         # ドライバ単体テスト

ジェスチャーデモ – マウス移動データで 2 層 MLP を訓練し、FPGA 上でリアルタイム推論を実行。

6. プロジェクト構成

tinytinyTPU-co/
├── rtl/          # SystemVerilog RTL ソース
├── sim/          # シミュレーション環境（Makefile、テスト、波形）
├── fpga/         # Vivado / Yosys ビルド成果物と制約ファイル
├── host/         # Python ドライバとデモスクリプト
├── model/        # ML 訓練スクリプト + JSON モデル
└── README.md     # 本書類

主要 RTL モジュール:

pe.sv

mmu.sv

weight_fifo.sv

accumulator.sv

activation_pipeline.sv

tpu_top.sv

7. アーキテクチャ詳細

システマティック配列のデータフロー

PE00 ──> PE01   (活性化は右へ流れる)
 |        |
PE10 ──> PE11   (部分和は下へ流れる)
 |        |
acc0     acc1   (出力をアキュムレータへ)

重みロード（対角波形フロント）

活性化フロー

• 行 0:

  A00

  → PE00 → PE01
• 行 1:

  A10

  → PE10 → PE11 （1 サイクルずらし）

パイプライン段階

1. Weight FIFO – 列方向に重みを保存し、スキュー付きで出力。
2. MMU (システマティック配列) – MAC 演算実行。
3. Accumulator – 列を揃え、ダブルバッファリング。
4. Activation Pipeline – ReLU/ReLU6 → 正規化（gain × bias + shift）→ 量子化 (int8, saturate)。
5. Unified Buffer – FIFO と ready/valid ハンドシェイク。

マルチレイヤMLP

• コントローラ FSM:

  IDLE → LOAD_WEIGHT → LOAD_ACT → COMPUTE → DRAIN → TRANSFER → NEXT_LAYER → WAIT_WEIGHTS

  。
• ダブルバッファにより、現在の結果をドレインしながら次層の重みロードが重なり可能。

8. オープンソースツールチェーン (Yosys / nextpnr)

インストール

# Ubuntu/Debian
sudo apt-get install yosys
git clone https://github.com/YosysHQ/nextpnr.git
cd nextpnr && cmake . -DARCH=xilinx && make -j$(nproc) && sudo make install

# macOS (Homebrew)
brew install yosys
# nextpnr は手動ビルドが必要

ビルド手順

1. 合成 –

   yosys synth.ys

   を

   fpga/

   内で実行。
2. 配置とルーティング –

   nextpnr-xilinx …

   を実行。
3. ビットストリーム生成 – Xilinx ツールか

   fasm2bit

   が必要。

Tip: Vivado の方が安定します。Yosys/nextpnr は実験用です。

9. トラブルシューティング

make lint

WAVES=1

/dev/ttyUSB*

10. 貢献方法

以下の点で PR や Issue を歓迎します。

• テストカバレッジ追加
• RTL の速度/面積最適化
• ドキュメント改善
• Yosys/nextpnr サポート強化
• 配列サイズ拡張（4×4、8×8 など）

11. 参考文献 & 謝辞

• Google TPU の論文とアーキテクチャブログ
• システマティック配列に関する文献
• Basys 3 リファレンスマニュアル

謝辞 – Google の TPU デザインからインスパイア（Cliff, Richard, TinyTPU チーム、Yosys/Symbiotic EDA クルー、Stanford FAF、Princeton ECE など）。