2026/06/26 0:33

IBM、1 ナノメートル未満のチップ技術を初披露

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要約▶

Japanese Translation:

2026 年 6 月 25 日、IBM は Albany の研究拠点において、世界初のサブ 1 nm チップ技術を発表した。同技術は、ASML によって提供される High NA EUV リソグラフィーツールが間もなく設置される予定の同拠点を皮切りに展開され、革命的な「ナノスタック」と呼ばれる 3D アーキテクチャを採用している。この設計は、垂直方向に積層かつシフトさせたナノシートを有し、業界初となる構造により指爪大のダイ上にほぼ 1000 億個のトランジスターを集積し、IBM の前世代の 2 nm チップに対して約 2 倍の高い密度を実現している。公開された技術結果によれば、2 nm ノードに比べて最大 50% 高い性能と 70% 大きなエネルギー効率が可能であり、実験的な検証により機能動作する CMOS オペレーションおよび超薄膜絶縁体ボンディングの確認がなされた。ナノスタックアーキテクチャは各層内部の材料組み合わせを独立して最適化することを可能にし、SRAM メモリにおいて 40% のスケール改善を達成しており、高度な AI ワークロードに対応している。同技術は Albany 研究拠点での開発であり、Lam Research Corp.、Tokyo Electron、SCREEN Semiconductor Solutions との連携のもと実現されたものであり、アングストロムレベル製造時代への転換点を示すものである。ナノスタック技術の完全な生産導入は今後 5 年以内に期待されるが、IBM はこの構造が今後少なくとも 10 年規模のスケーリングを支援すると予測している。さらに IBM は、量子コンピューティングと半導体における双方向の専門知識を活用し、世界初の純粋な量子ファウンドリー「Anderon」を立ち上げる計画を発表した。

Text to translate:

Summary:

On June 25, 2026, IBM unveiled the world's first sub-1 nm chip technology at the 0.7 nm node, utilizing a revolutionary "nanostack" 3D architecture that vertically stacks and staggers nanosheets. This industry-first design integrates nearly 100 billion transistors onto a fingernail-sized die, achieving nearly double the density of IBM's previous 2 nm chips. Published technical results project up to 50% higher performance and 70% greater energy efficiency compared to the 2 nm node, with experimental validation confirming functional CMOS operation and ultra-thin dielectric bonding. The nanostack architecture also enables independent optimization of material combinations within each layer and demonstrated a 40% scaling improvement in SRAM memory, supporting advanced AI workloads. Developed at IBM's Albany research facility—which is soon to house High NA EUV lithography tools provided by ASML—in partnership with Lam Research Corp., Tokyo Electron, and SCREEN Semiconductor Solutions, the technology marks a shift into the angstrom-level manufacturing era. While full production adoption of nanostack technology is expected within five years, IBM projects this structure will support at least a decade of future scaling. Additionally, IBM announced plans to launch Anderon, the world's first pure-play quantum foundry, leveraging its dual expertise in quantum computing and semiconductors.

本文

IBM、半導体産業を牽引する「ナノスタック」1 ナノメートル未満チップを発表

2026 年 6 月 25 日、IBM（NYSE:IBM）は、世界初となる 1 ナノメートル未満（nm）のチップ技術を導入し、半導体分野における大規模な飛躍を宣言しました。

技術的な革新と性能向上

超微細なトランジスタ架構: 業界初の 7 エングストム（0.7 nm） ノードを実現する革新性トランジスタを採用。
密度の劇的増加:
- チップ面積は爪の大きさに匹敵。
- トランジスタ搭載数は約 1000 億個 に達します。
- 従来の IBM 2 nm チップと比較し、トランジスタ密度が ほぼ倍増しました。
期待される性能:
- IBM の 2 nm ノードチップに比べて最大 50%の性能向上。
- また、70%のエネルギー効率向上が見込まれます。

これらの成果により、生成 AI、クラウドインフラストラクチャ、次世代エレクトロニックデバイスなど、幅広いアプリケーションにおいて計算能力が飛躍的に高まります。

「ナノスタック」：業界画期的なチップデザイン

この技術は、IBM が先導的に開発した 3 次元ナノスタック架構を中核としています。

3D ナノシートベースのデザイン:
- トランジスタを垂直方向にスタッキングし、段階的に配置することで 3D シーケンス統合の利点を生かします。
- より多くのトランジスタをチップ上に搭載可能にしました。
材料面での柔軟性:
- 各スタック層内で異なる材料組み合わせを使用でき、パフォーマンスと電源効率を最適化できます。
実用性の検証:
- 超薄膜ダイエレクトリックボンディングやデュアルチャンネル工学能力の実証により、ナノスタック技術の構築可能性が確認されました。
- VLSI 2026 の研究成果により、SRAM（静的ランダムアクセスメモリ）においても約 40%のスケール改善を達成しました。

これにより、ロジック技術は初めて 1 nm ノード以下 で延伸し、原子サイズの領域でもスケーリングが可能であることを示しています。IBM の半導体ロードマップは、この架構により少なくとも今後 10 年間も性能向上とスケーリングを継続することが予測されます。

長年のリーダーシップと未来への展望

歴史的背景と現在

IBM は 1960 年代からの早期半導体開発から、世界初の 2 nm ノードチップ発表まで、計算システムを駆動するチップの開発において長年にわたり世界をリードしてきました。
現在もシリコンの先端領域、AI ハードウェア、量子プロセッサなど、最先端技術におけるイノベーションを続けています。

リサーチ施設とパートナーシップ

研究拠点: ニューヨーク州アルバニーにある先進的な半導体研究施設で作業を進めています。
新設備導入: まもなく、高数値開口率極紫外（High NA EUV）リソグラフィートールが設置される予定です。これは ASML が開発した極めて精密な回路パターン印刷技術です。
協力企業: LAM リサーチ・コーポレーション、東京エレクトロン、SCREEN セミコンダクター・ソリューションズなどと連携し、新たな High NA EUV プロセスを開発しています。

アンドーソンの設立計画

世界初の純粋な量子ファウンドリーである**「アンダーソン」**の設立を計画しています。
IBM が保有する業界トップレベルの量子計算および半導体専門知識を活用し、米国の量子ウエハー製造分野における中心的地位確立を目指します。

今後のロードマップ

ナノスタック技術のサブ 1 nm ノードでの早期採用を見込みます。
最長で次回 5 年以内に量産化への道筋を持っているとみています。

IBM リサーチディレクターおよび IBM Fellow のジェイ・ガンベッタ氏は、「ナノスタックによりトランジスタを単に小型化するのではなく、チップの構築方法そのものを再定義し、劇的な性能向上を実現してまいります」と述べています。

参考文献

[1] S. Reboh et al., "NanoStack Transistor Architecture for CMOS 7A Node and Beyond," VLSI 2025
[2] Chen Zhang et al., "Area and Performance of Staggered-Channel Nanostack SRAM Bitcells," VLSI 2026

メディア向け連絡先

Willa Hahn IBM Communications willa.hahn@ibm.com

Brittany Forgione IBM Communications brittany.forgione@ibm.com

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