2026/06/26 6:44

「パスポート查验」の時代におけるインターネットはあなたのプライバシーを破壊する

## Japanese Translation: **：16歳未満に対するオーストラリアの新しいSNS禁止措置は、2025年12月に施行されるものの、アクセスの大幅な抑制には至っておらず、調査では制限があるにもかかわらず退会せずにプラットフォームを利用し続ける子供が約70％いることが示されています。この法律は、主に学校の授業時間外におけるインターネット利用において機器の使用自体が禁止されている場合に適用され、年齢確認が不十分であることを踏まえ、退会を強制します。コンプライアンスの確保のために生体情報や政府発行の身分証の収集を義務付けていますが、曖昧なガイダンスにより、機密情報の過剰収集が生じ、結果としてオーストラリア人の個人データを約7万人に及ぶ大規模な漏洩を引き起こしました。連邦法に従うために当局は、シンガポール拠点の k-ID を含む第三者による検証ツールを利用しており、オーストラリアを同様の禁止措置を採用する英国、EU およびその他の国々に見られる世界的な潮流に合わせることになりました。高い回避率への対応として、公式は VPN の使用に対する「年齢制限ゲート」を導入を検討しています。しかし、これら厳格な対策には重大な欠点があり、広範な生体情報による検査を通じてオーストラリアが中国やイランと類似した権威主義的な監視モデルを採用するリスクがあります。結論として、未成年者を中毒性の高いフィードや成人向けコンテンツから守ろうとする一方、現在のアプローチはオンライン上の匿名性を脅かし、将来的なプライバシー侵害の可能性を増大させており、米国における各州レベルでの取り組みの違いに反映されるこの懸念も、連邦レベルの法案である「キッズ・オンライン・セーフティ法（KOSA）」を含む案にも見られます。

2026/06/26 5:50

Un-0：結合振動子による画像生成

## Japanese Translation: Unconventional AI による Un-0 プロジェクトは、エネルギーを大量に消費する GPU 深層学習から、結合振子を用いた物理学に基づく計算への画期的な転換点を示しています。2026 年 6 月 25 日にリリースされ、このアプローチは従来のニューラルネットワークに依存せず、常微分方程式（ODE）を解くことで、およそ 1,000 倍のエネルギー効率を実現します。アーキテクチャは学習可能な振子パラメータ——具体的には Kuramoto フレームワーク内の結合強度と固有周波数——を活用し、明示的なオイラー積分スキームを使用してエンドツーエンドで訓練を行います。 パフォーマンスに関しては、ImageNet 64×64 モデル（Un-0.n16384）は FID スコア 6.74 を達成しました。この品質は DCGAN や BigGAN などの初期の従来型ジェネレーターと重なるものの、現在では EDM のような最新の最先端モデルには及びません。アブレーションの結果は、訓練されたダイナミクスが多様性と汎化能力を維持し、低パラメータの従来型デコーダーが画像の忠実度を担当することを確認しています。CIFAR-10 および ImageNet での訓練において、最大のモデル（学習可能なパラメータ 322.44M、6.21M パラメータのデコーダーを含む）には 640 B200 GPU アワーが使用されました。オープンソースツールのうち、重みおよびスクリプトも利用可能で、研究の促進に役立ちます。今後の展望として、チームは高度なアルゴリズムによって残りの品質ギャップを埋め、CMOS チップなどの物理ハードウェアでの展開に向けて準備を進める計画です。これは AI のエネルギー消費を大幅に削減することによって持続可能な未来を約束します。 ## Text to translate: The Un-0 project by Unconventional AI marks a pivotal shift from energy-intensive GPU deep learning to physics-based computation using coupled oscillators. On release on June 25, 2026, this approach achieves roughly 1,000 times better energy efficiency by solving Ordinary Differential Equations (ODEs) rather than relying on traditional neural networks. The architecture leverages learnable oscillator parameters—specifically coupling strengths and natural frequencies within a Kuramoto framework—and trains end-to-end using an explicit Euler integration scheme. Regarding performance, the ImageNet 64×64 model (Un-0.n16384) achieves an FID score of 6.74. While this quality overlaps with early conventional generators like DCGAN or BigGAN, it currently trails modern state-of-the-art models like EDM. Ablation results confirm that the trained dynamics preserve diversity and generalization, while a low-parameter conventional decoder handles image fidelity. Training on CIFAR-10 and ImageNet used 640 B200 GPU-hours for the largest model, which includes 322.44M trainable parameters and a 6.21M parameter decoder. Open-source tools, including weights and scripts, are available to accelerate research. Looking ahead, the team plans to close the remaining quality gap through advanced algorithms and prepare for deployment on physical hardware like CMOS chips, promising a sustainable future for AI by drastically reducing energy consumption.

2026/06/26 0:33

IBM、1 ナノメートル未満のチップ技術を初披露

## Japanese Translation: 2026 年 6 月 25 日、IBM は Albany の研究拠点において、世界初のサブ 1 nm チップ技術を発表した。同技術は、ASML によって提供される High NA EUV リソグラフィーツールが間もなく設置される予定の同拠点を皮切りに展開され、革命的な「ナノスタック」と呼ばれる 3D アーキテクチャを採用している。この設計は、垂直方向に積層かつシフトさせたナノシートを有し、業界初となる構造により指爪大のダイ上にほぼ 1000 億個のトランジスターを集積し、IBM の前世代の 2 nm チップに対して約 2 倍の高い密度を実現している。公開された技術結果によれば、2 nm ノードに比べて最大 50% 高い性能と 70% 大きなエネルギー効率が可能であり、実験的な検証により機能動作する CMOS オペレーションおよび超薄膜絶縁体ボンディングの確認がなされた。ナノスタックアーキテクチャは各層内部の材料組み合わせを独立して最適化することを可能にし、SRAM メモリにおいて 40% のスケール改善を達成しており、高度な AI ワークロードに対応している。同技術は Albany 研究拠点での開発であり、Lam Research Corp.、Tokyo Electron、SCREEN Semiconductor Solutions との連携のもと実現されたものであり、アングストロムレベル製造時代への転換点を示すものである。ナノスタック技術の完全な生産導入は今後 5 年以内に期待されるが、IBM はこの構造が今後少なくとも 10 年規模のスケーリングを支援すると予測している。さらに IBM は、量子コンピューティングと半導体における双方向の専門知識を活用し、世界初の純粋な量子ファウンドリー「Anderon」を立ち上げる計画を発表した。 ## Text to translate: ## Summary: On June 25, 2026, IBM unveiled the world's first sub-1 nm chip technology at the 0.7 nm node, utilizing a revolutionary "nanostack" 3D architecture that vertically stacks and staggers nanosheets. This industry-first design integrates nearly 100 billion transistors onto a fingernail-sized die, achieving nearly double the density of IBM's previous 2 nm chips. Published technical results project up to 50% higher performance and 70% greater energy efficiency compared to the 2 nm node, with experimental validation confirming functional CMOS operation and ultra-thin dielectric bonding. The nanostack architecture also enables independent optimization of material combinations within each layer and demonstrated a 40% scaling improvement in SRAM memory, supporting advanced AI workloads. Developed at IBM's Albany research facility—which is soon to house High NA EUV lithography tools provided by ASML—in partnership with Lam Research Corp., Tokyo Electron, and SCREEN Semiconductor Solutions, the technology marks a shift into the angstrom-level manufacturing era. While full production adoption of nanostack technology is expected within five years, IBM projects this structure will support at least a decade of future scaling. Additionally, IBM announced plans to launch Anderon, the world's first pure-play quantum foundry, leveraging its dual expertise in quantum computing and semiconductors.