
2026/06/19 20:03
サムスンが 42nm プロセスでナノシートの三重構造を持つ 3D 積層型 FET を実証
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要約▶
Japanese Translation:
サムスンの半導体研究所は、ゲートピッチ 42 nm の 3D スタックド・フィールド効果トランジスタ(FET)の実証に成功し、2026 年 VLSI シンポジウムにおいて高栄誉な「ベストペーパー賞」を受賞した。このイノベーションは、従来の横並び型トランジスタ配置から垂直スタッキングアーキテクチャへの決定的転換を意味し、高性能を維持しつつチップ集積密度を大幅に向上させた。该技术(注:原文の"technology"を文脈に合わせて訳すため、「本技術」)は、コンパクトな空間内で層間を電気的に分離するために、トリプルスタックドナノシートチャネルとミドルダイエレクトリックイソレーション(MDI)を採用している。厳格な製造プロセスによって欠陥のない均一なシリコン結晶が確保され、n 型および p 型のトランジスタ双方で信頼性の高い電気的特性が確認された。Gate-All-Around構造を第 3 次元へと拡張したこの設計は、従来の平面チップの物理的限界を克服する。将来への展望として、次に焦点はデバイス整合性の厳格なテストを通じた量産実現性へ移り変わるだろう。究極的には、この進展はより強力なプロセッサの実現につながり、高度計算タスク向けに最適化され、業界全体に対して優れたロジックデバイスおよび製造精度への実践的な進化段階をもたらす。
本文
Samsung 研究所発表:ゲートピッチ 42nm の 3D スタック型 FET で世界初の三重積層ナノシートチャネル実証
Samsung Electronics セミコンダクター研究所は、2026 年 VLSI シンポジウム(6 月 14 日〜18 日)にて、**「ゲートピッチ 42 nm の 3D スタック型 FET にて三重積層ナノシートチャネルを採用し、次世代ロジック応用に向けた世界初実証」**をテーマとする論文を発表しました。
研究の意義と評価
- Best Paper 選出: 提出された 1,000 件以上の論文の中で、**評価スコア 8.29(満点 10)**という突出した成績を残し、「Best Paper」として選出されました。
- 技術的ハイライト: シンポジウムの主要な技術的目玉として認定され、公式メディアプロモーションにも採用されています。
- 研究目的: トランジスタ単体の性能向上だけでなく、n 型・p 型トランジスタの効率的配置によるスケーリング実現を目指しています。
なぜ垂直方向に積層するのか?(3D スタック型 FET)
従来の限界と新たなアプローチ
- 平面配置の限界: 従来、ロジック回路では n 型と p 型トランジスタを平面内で横並び(二次元)としてきましたが、これには密度増大の限界が存在しました。
- 3D スタック型 FET の概念:
- n 型・p 型トランジスタを垂直方向に積層する構造を採用します。
- これにより、同一チップ面積内に多数のトランジスタを高密度に集積可能になります。
- GAA(ゲートオールアラウンド)アーキテクチャのナノシートチャネルを活用し、GAA を三次元空間へと拡張した次の進化段階です。
都市開発のアナロジー
- 土地不足に対し、建物の高層化(垂直方向への拡充)と同様に、トランジスタ配置を二次元から三次元にシフトすることで、同じ面積でより多くの回路を実現します。
実現のための 3 つの主要な技術的課題
単純な積み重ねではなく、以下の 3 つの重大な課題を克服する必要があります。
- 十分な電流経路の確保: 面積削減的同时に高い駆動電流維持。
- 高品質なチャネル形成: 複数の層を一様に結晶化し、欠陥を排除。
- 上下トランジスタの分離: 電気的干渉を防ぐための精密な絶縁構造の実現。
実証された主要技術成果
1. 電流経路の拡張:三重積層ナノシートチャネル
- 課題: トランジスタの足跡面積を縮小するだけでは、オン状態に必要な駆動電流が不足します。
- 解決策: n 型および p 型両トランジスタにおいて、垂直方向に3 つのナノシートチャネルを積層しました。
- 効果: コンパクトな面積内でも実効的なチャネル幅を維持し、高密度化と高電流駆動能力の両立を実現しています。
2. 高品質な経路の構築:進化的エピタキシャル成長
- 課題: チャネルが広いだけでは不十分。欠陥や不均一性は性能劣化を招きます(高速道路のアナロジー)。
- 解決策: エピタキシャル成長プロセスを精密に最適化し、多重積層全体にわたって高い均一性と無欠陥なシリコン結晶層を実現しました。
- 効果: 構造全体のチャネル品質を一貫して維持する能力を実証しています。
3. 上下トランジスタの分離:中間絶縁体(MDI)による電気的分離
- 課題: 上下に密接しているため、不要な電気的カップリングや干渉を防ぐ必要があります(集合住宅のアナロジー)。
- 解決策: **「中間絶縁体(Middle Dielectric Isolation, MDI)」**層を挟み込み、上下のトランジスタを明確に分離しています。
- 重要性:
- MDI は単なる絶縁層ではなく、ゲートスタック形成のための構造的基準でもあります。
- 厚みや位置を精密に制御することで、電気的カップリング防止とゲート構造形成の両方を満たしています。
ゲートピッチ 42nm の実証と均一性
高密度化の実証
- 成果: ゲートピッチ 42 nmという極めて微細な条件下での 3D スタック型 FET 実証に成功しました。
- 難易度: ゲート、絶縁層、コンタクトなど、狭い空間内ですべての要素を卓越した精度で形成し、かつ垂直積層と分離を同時に行う必要がありました。
- 意義: 3D スタック型 FET が単なるコンセプトではなく、次世代ロジックデバイスの実用的な技術経路であることを証明しました。
電流制御特性とデバイス均一性
- 双極性トランジスタの実証: n 型および p 型両方のトランジスタにおいて、以下の特性を実証しました。
- オフ状態: リーク電流を最小限に抑えること(Ioff)。
- オン状態: 回路動作に必要な十分な電流を供給すること(Idsat)。
- デバイス均一性の評価: 同一ウェーハ上の多数のデバイスで電気的特性が一致することを確認しました。
- 半導体製造において、数十億個以上のトランジスタが一貫して動作することが不可欠です。
まとめ:GAA の進化と未来への展望
- GAA との関係: 3D スタック型 FET は GAA の概念を否定するものではありませんが、それを垂直方向へ拡張した新たな進化段階です。
- ロジック技術の新たな課題:
- トランジスタ単体の縮小だけでなく、n/p 型の効率的な配置。
- 多層チャネルの一様・高品質形成。
- 垂直積層デバイスの精密分離。 これらの新たな課題への対処が求められるようになりました。
- 未来への示唆:
- ゲートピッチ 42nm、三重積層ナノシート、MDI 技術などの実証を通じて、3D スタック型 FET は**将来のロジック技術におけるキーエネイブラ(中核的な技術)**としてのポテンシャルを有しています。
- ロジック半導体のインノベーション舞台は、もはや二次元平面に限定されず、三次元空間へと拡大しつつあります。