2026/05/21 20:50
Circuit プログラム用プロンプト言語：CPPL
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要約▶
日本語訳:
CPPL は、大規模言語モデル（LLM）の支援を静的に検証可能な問題に変換することでハードウェア設計を変革し、厳格な構文規則（例：MLIR、SSA 規律）、ハードウェア固有の制約（例：信号幅）、方言固有の操作といった複雑なコード生成における現在の AI の限界に直接対処します。このフレームワークは、モジュールインターフェースと階層を定義するための Python ドメイン特化言語を導入し、それに対応して JSON ベースの回路中間表現（IR）を併用します。この構造化された形式は架橋役として機能し、コンパイラが生成された設計を検証し、宣言されたポートから操作サイズを推論し、階層とポートバインディングをチェックし、CIRCT を経由して合成のための結果を下位化できるようにします。CIRCT の最適化ツールとの統合により、合成後の論理ノードの数は従来の方法に比べて大幅に削減されます。RTLLM などの確立されたベンチマークにおいて、CPPL は Verilog や CIRCT IR の直接な LLM 生成よりも優れた機能正しさを示します。このアプローチは、概念的な AI 生成から実用的なハードウェア実装までのワークフローを簡素化し、学術的・産業的な両方のアプリケーションに対してより高速な検証と高い信頼性を提供します。
本文
コンパイラ仲介型設計フレームワーク（CPPL）：LLM を活用した信頼性の高いハードウェア生成
現状の課題と背景
- 大規模言語モデル（LLM）は、レジスタ伝達レベル（RTL）設計自動化において有望な成果を示している。
- しかし、直接的な RTL 生成には以下の難題が残されている：
- 検証の困難さ
- 最適化への対応不全
- コンパイラベースのハードウェア設計フローとの統合が難しい
CIRCT と従来の IR の限界
- ハードウェアコンパイラ基盤環境（CIRCT）は以下を提供する：
- 型付き中間表現（IR）
- 合法性チェック
- 最適化パス
- しかし、現在の LLM は以下の理由から生のコンパイラ IR を生成できない：
- MLIR の構文への不慣れ
- SSA（静的単一命令形式）規律の理解不足
- ディアレクต์固有の操作子の扱い難しさ
- 厳格な幅制約への対応困難
CPPL（コンパイラ仲介型設計フレームワーク）の提案
本論文では、LLM 支援によるハードウェア生成を「非制約的な RTL テキスト生成」から静的に検証可能なフロントエンド問題へと変換する新しいアプローチを提案します。
アーキテクチャ概要
CPPL は以下の 2 つの要素を組み合わせたハイブリッド構造を採用しています：
-
Python フロントエンド DSL
- モジュールのインタフェースを宣言
- モジュールの階層を定義
-
JSON ベースの回路 IR（CPPL IR）
- LLM が容易に利用・生成しやすい形式
- コンパイラがアクセス可能な構造を露出
動作フロー
コンパイラは宣言された情報に基づき以下の処理を行います：
- モジュールポートから演算子の幅を推論
- 生成された IR を検証
- 階層およびポートバインディングをチェック
- 決定論的に CIRCT へ還元
- 合成可能な Verilogの最終出力
性能評価：RTLLM ベンチマークの結果
CPPL の実装結果を示す RTLLM ベンチマークにおいて、以下のメリットが確認されました：
-
機能的正確性の向上
- 直接な Verilog 生成との比較
- 直接的な CIRCT IR 生成との比較
-
設計効率の改善
- CIRCT の最適化を活用
- 合成後のAIG（有向非巡回グラフ）ノード数を削減
結論と意義
- コンパイラ仲介型インタフェースにより、LLM 支援によるハードウェア設計は以下が可能になります：
- より高い信頼性の確保
- 解析可能性の向上
- 後段の最適化への適応力強化
コード公開情報
- CPPL のソースコードは以下の URL で公開されています：
- https://github.com/yinshuop/CPPL（※元のテキストに含まれる「この https ウェブアドレスです」に基づき、通常 GitHub リポジトリとして公開される形式を想定した記載となります）
提出履歴
- 提出者: Shuo Yin
- バージョン: [v1]
- 提出日時: 2026 年 5 月 18 日 05:54:55 UTC
- ファイルサイズ: 1,137 KB