
2026/11/12 23:12
AMD In-Depth でマイク・クラーク氏との Talking Zen 6
RSS: https://news.ycombinator.com/rss
要約▶
Japanese Translation:
AMD の新アーキテクチャ「Zen 6」は、純粋な密度追求から IPC(クロックあたりの命令数)およびエネルギー効率の最大化へと戦略的な転換を遂げ、前世代である Zen 5 で見られた限界課題に対処するものです。この進化は、AMD の Zen デザインの元設計者であり、コア開発に 33 年間携わってきた Mike Clark が率いています。アーキテクチャはバリエーション間で最小限の変更のみを確保し、ソフトウェア最適化が両方に均一に適用可能になるよう設計され、後方互換性を維持しています。具体的には、高周波 Zen 6 バリアントはコアあたり全量 4MB の L3 キャッシュ(32 コア構成の場合計 128MB)を採用してピーク性能を確保し、大規模データの扱いをより効率的に行うためデュアルデコードクラスターを採用するとともに、AI 推論用に VNNI ユニットを追加しています。一方、低周波 Zen 6c バリアントは内部バッファを拡大し持続的な性能に最適化されています。主要なハードウェア向上点には、面積効率化のため整数乗算器ユニットの削減、ロードユニットで同時 4 ベクトルのロードが可能になる強化、L2 キャッシュの帯域幅および分岐予測器のレイテンシへの改善などがあります。さらに、「Verano」(Zen 6)では EPYC エコシステムに LPDDR5X 対応が導入されました。今後の世代は 32 コア CCD や最適化されたメッシュネットワークなどにより、物理距離の増加に対応しながらさらなるスケーリングが可能と見込まれています。
本文
AMD Zen 6 & Zen 6c アーキテクチャ深掘り:マイク・クラーク氏との対談要約
AMD In-Depth で、次世代 CPU コア「Zen 6」とそのバリエーション「Zen 6c」、および AI 機能強化の動向について、アーキテクトであるマイク・クラーク氏(Mike Clark) との対談から得られた重要な情報をまとめました。
アーキテクチャ設計の原則と最適化
- 一貫性の重視: Zen 5 と Zen 6c の間でのソフトウェア最適化手法の差を最小限に抑えることを最優先としています。「フィット感」と「感触」を揃え、同じ最適化コードが両者で機能するように設計されています。
- Zen 6c の特徴:
- 高いクロック周波数を実現する必要がないため、キューの容量を拡大しています(特に浮動小数点スケジューラー)。
- これにより IPC を向上させ、同時マルチスレッド(SMT)環境でも性能を発揮できるレバレッジを得ています。
- フロントエンドの進化: Zen 5 のデュアルデコード構成から継承し、単一のスレッドが両方のデコードクラスターを効率的に利用できるように最適化されました。
データ経路と実行ユニットの変更点
整数乗算ユニットの削減
- 理由: Zen 6 ではより分散型のスケジューラーへの移行により、ALU へのスケジューリングが主眼となりました。
- 判断: Zen 5 で追加された 3 つ目の乗算器は効果が見られず、面積効率とスケジュール効率を考慮し、2 つの乗算器に戻ったという合理的な判断です。
VNNI(ベクトルニューロン・ネットワーク・インタフェース)ユニットの増設
- 動機: AI ワークロード(オーケストレーション、データ型操作、小型モデルなど)への対応を強化するため、コア自体に AI 機能を持たせる方向性でした。
- 制約と達成: 長期リードタイムかつフロープランが確定している中で、チームが一丸となり数か所のVNNI パイプを無理やり搭載するという苦労の末、推論性能の向上を実現しました。
ベクトルロードユニット(Load Units)の改善
- Zen 5 の課題: ロード配線は存在したものの、2 つしか同時に処理できず、非効率的でした。
- Zen 6c の解決:
- 1,024 本の配線(元々 2 つの 512 ビットロード対応分)を有効活用し、256 ビットロードでも 4 つ同時に処理可能になりました。
- この機能は Zen 6 チームによって完遂され、実装されました。
メモリ帯域幅とキャッシュ性能
- L2 キャッシュ帯域幅の改善:
- Zen 5 の課題: プレフェッチ過剰により、L2 ヒットデータが帯域を奪い、サイクル当たり 64 バイトの目標達成が困難でした。
- Zen 6c の解決: プレフェッチと要求指令(demand requests)間の競合を減らし、サイクル当たり 64 バイトの安定した供給を実現しました。
- メモリ技術への対応(LPDDR5X vs DDR5):
- Core-to-Cache Distance (CCD) レベルでは、各ポートからの読み出し効率(32 バイト)を確保する SDP ポートを強化。
- ただし、MRDIMM で既に十分な帯域幅が確保されているため、コア設計自体への影響は限定的でした。
フロントエンドと分岐予測器
- 高機能な分岐予測器:
- 精度: Zen 5 の高い精度を凌ぎつつ、より高速化を実現しました。
- 手法: AI を活用した最適化(TAGE テーブルの増加・配置効率化)と、パイプライン長の短縮に注力。
- 哲学: 「間違えた後にできるだけ早く再動作を開始する」ことに重点を置き、復元サイクル数を削減しています。
トポロジーとシステム規模での対応
- L3 レイテンシへの対策: 12 コアと 32 コアの CCD で生じる L3 レイテンシの増加分について、以下の対策を行いました。
- 構造拡張: L3 メッシュ内の帯域幅維持を確保し、コアへの供給を継続。
- キュー拡大: コア内部でのキュー容量を増やし、高いレイテンシ環境下でも動作を円滑化しています。
エンタメ・クイズコーナー
- 質問: 最近新しいチーズを試しましたか?
- 回答: Cotija チーズが新しいお気に入りです。
- 用途: タコスの付け合わせに最適だそうです。