2026/09/10 9:16

Apple ニューラルエンジンから 50GB/s のデータを復元する方法

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要約▶

Japanese Translation:

Apple の M3 Neural Engine は、重量（weight）転送のサイズが正確に 1 MiB の倍数である場合に影響を受ける RTL エラーにより、大幅な性能低下を遂げています。このバグは、仕様に欠如した予測プリフェッチリングのアリサメトリックによるものであり、システムの DRAM バンド幅を基準値（約 45–60 GB/s）から Llama および Qwen を含む複数のモデルにおいて概ね 17 GB/s に低下させます。この問題は ANEMLL の 15 つのモデルのうち 7 つに影響を与え、単一アクティブコアにおいても発生するため、平行化問題のみによるものではないことが示唆されます。ランダム化アドレスではわずかな利得しか得られない一方、1 MiB の転送を小さなチャンクに分割するかパディングを追加するという効果的なソフトウェア回避策を実装することで、ほぼ基準値に近いストリーミング速度が復元されます。この修正は処理速度を上昇させ、Llama 3.2 ではトークン出力レートを約 10/秒からほぼ 25/秒に高め、Qwen ではスループットを倍以上に向上させることができます。この調整を実装することで、ハードウェア更新を待たずに完全な AI パフォーマンスが即座に回復します。

Text to translate:

Apple's M3 Neural Engine experiences a significant performance drop due to an RTL erratum that affects weight transfers when their size is an exact multiple of 1 MiB. This bug, stemming from missing address bits in the speculative prefetch ring's arithmetic, causes the system's DRAM bandwidth to collapse from nominal levels (~45–60 GB/s) down to roughly 17 GB/s for several models, including Llama and Qwen. The issue impacts seven of ANEMLL's 15 models and occurs even with a single active core, indicating it is not solely a parallelism problem. While randomizing addresses yields only marginal gains, an effective software workaround—splitting 1 MiB transfers into smaller chunks or adding padding—restores near-nominal streaming speeds. This fix can increase processing speed by over three times, raising token output rates from about 10 to nearly 25 per second for Llama 3.2 and more than doubling throughput for Qwen. Implementing this adjustment provides an immediate remedy, restoring full AI performance without waiting for hardware updates.

本文

Apple M3 Neural Engine: DRAM データ転送量の誤り分析と最適化手法

Apple M3 Neural Engine の RTL（レジスタ伝達レベル）において、DRAM からのウェイトストリーミングスループットに深刻な制限が発生している。標称値である 45–60 GB/s の代わりに、特定の条件で 17–19 GB/s に制限されるバグが確認された。

問題の概要と影響範囲

現象

スループット低下: 総ウェイトサイズが 1 MiB の整数倍 になる場合、転送速度は約 60% 低下する。
影響モデル: ANEMLL の 15 モデルのうち、現在 7 モデル に影響を及ぼしている。

修正による改善事例

DMA エンジン内の推測的プリフェッチリング（speculative prefetch ring）の問題経路を回避することで、パフォーマンスは劇的に向上した。

Llama 3.2 1B
- スループット: 24.7 GB/s → 60.0 GB/s
- トークン/秒: 10.0 → 24.3
Qwen3-8B
- スループット: 22.4 GB/s → 48.7 GB/s
- トークン/秒: 1.36 → 2.97

発見の経緯

プロファイリングによる初期観察

単一トークンデコード時の Neural Engine の DRAM スループットをプロファイリングした。行列乗算 $X[1,D] \times W[D,N] = Y[1,N]$ の処理において、$D=2048$（Llama 3.2 デフォルト）が $D=1536$ に比べて約 3 倍遅いことが確認された。

STATIC（純粋な KernelDMA）の中央値マイクロ秒 ($N=4096$)

レプリカ	D=576	D=768	D=1024	D=1280	D=1536	D=2048 (異常)
rep a	150.4	196.8	238.1	293.8	310.9	297.6
rep b	157.8	190.2	250.1	288.3	326.8	295.0
rep c	148.7	189.6	249.4	275.2	316.5	295.4

スループット測定結果:

$D=2048$: 16.93 GB/s（制限あり）
$D=2016$: 44.5 GB/s（正常）
低下量: 約 27.57 GB/s （最大スループットの約 62% 低下）

結論

転送サイズが偶数かつ特定の境界（2048 周辺）にある際、スロットリングにより「credit-starved regime」に強制され、スループットが窒息する。これは RTL の機能正しさのバグではなく、要求サイズの帯域幅床（bandwidth floor） によるものである。

変数の分離

ANE レジスタファイルにおいて、DMA サイズとアドレスのみが変更されていることを検証した。

レジスタ (オフセット)	D=2044	D=2048	D=2052
TD+0x004（推定サイクル数）	0x000001ea	0x000001eb	0x000001ec
TD+0x078（コア 1 ベースアドレス）	0x000ff800	0x00100000	0x00100800
TD+0x0b0（コア 15 ベースアドレス）	0x00ef8800	0x00f00000	0x00f07800

周波数分析

全範囲のスキャンにより、$D = 2048$ で共鳴現象が観察された。

メモリコントローラーはテンソル次元空間において波長 2048 を持つ調和波を持たず、特異点として機能している。
$D=2048$ のすべての倍数も固定された帯域幅床（17-19 GB/s）で制限される。
スループットは約 256 ライン（1 ページ分）離れた場所では回復する。

仮説分析

仮説 1: DRAM の空間的相関性（エイリアシング）

疑問: 16 コアが並列動作時に、同じ DRAM バンクへの重複アクセスが発生しているか？

理論値: DRAM は約 102.4 GB/s（128 bit × 6.4 GT/s）の天井を持つ。
コア間競合の確認: スロットリングされている $D=2048$ の場合、コア数を減らしてもスループットが改善しないため、問題はコア単位のレベルで重複して発生している。
アドレスシャッフル実験結果:
- ベースライン中位: 31.37 GB/s
- シャッフル済み中位: 32.29 GB/s
- 空間的相関の攻撃による向上は約 1 GB/s しかなく、約 200% のスループット低下の説明には不十分。

結論: 単純な空間エイリアシングが根本原因ではない。

仮説 2: RTL の整数ラップアラウンド

疑問: 厳密な 2 の冪乗の境界で何が繰り返されているか？

回答: 固定幅デジタル論理における整数オーバーフロー。

カーネル次元分析

崩壊現象は、$D=2048$ のすべての整数倍数で繰り返された。これは問題の原因が「コアあたり 1 MiB」というサイズにあることを示唆する。

$$ \text{bytes/core} = \frac{N}{16} \times D \times 2 $$

$L1$ KMem が 64 KiB であり、推測的プリフェッチやクレジットが 1 MiB を介して動作しているため、1 MiB の倍数で転送するとバグが発動する。

推測的プリフェッチとバグの詳細

高帯域メモリコントローラーは最小転送ライン（64 バイト =

0x40

）の粒度で動作する。 1 MiB の転送には以下のライン数が必要：

$$ 1 \text{ MiB} \div 64 \text{ B/line} = 16,384 \text{ lines} = \texttt{0x4000} \text{ lines} $$

バグの正体: RTL コード内のプリフェッチリング演算において、14 ビットのラップアラウンド（

0x4000

）が発生している。

計算が下部アドレスビット（ページオフセット）のみを処理し、エポックビットを持たない場合。
「残り 1 ラップ分」という状態を「空」とエイリアシングすることで、プリフェッチパイプラインを飢餓状態に陥らせる。

RTL コードにおけるバグ表現:

// 【疑わしい】モジュール論理
always @(posedge clk) begin
    if (reset)
        line_count <= 14'h0000;
    else if (advance)
        // 14bit でラップするため、0x3fff + 1 -> 0x0000 でリセット
        line_count <= line_count + 1'b1; 
end

スロットリングプロファイルの分析:

周期性: スロットリングは $k$ ラップ（$k = D / \texttt{0x4000}$）ごとに繰り返される。
状態依存性: 内部状態は現在のラップ内の位置 $x$ しか知らず、どのラップ $k$ にあるか分からない。
回復: $x=0$ で転送レートは病理的に崩壊するが、境界から $\pm 256$ ライン（1 ページ分）だけ離れた場所では回復する。

修正方法: 低次ビットではなく全幅算術（32 ビット）または明示的なエポックカウンタを使用すること。

// 【修正】modulo 0x4000 エイリアシングを避けるために 32 bit で計算
assign distance = transfer_lines - issued_lines; // 全幅減算
assign prefetch_credit = (distance > PREFETCH_MAX) ? PREFETCH_MAX : distance;

ソフトウェア上の回避策（最適化）

最も簡単な回避策は、ちょうど 1 MiB のカーネル転送を要求しないこと。 1 MiB を非 1-MiB-倍数のチャンクに分割する（例：2 つの 512 KiB 転送）。これにより、レイテンシオーバーヘッドは無視できるレベルになり、スロットリングが回避される。

チャンク化によるパフォーマンス向上

タスク構成	スループット	速度アップ比率
1 つの 0x4000 ライン (1 MiB)	~17.25 GB/s	ベースライン (制限中)
2 つの 0x2000 ラインタスク	~45.52 GB/s	約 2.66 倍高速化
4 つの 0x1000 ラインタスク	~44.83 GB/s	約 2.60 倍高速化

元々バグに遭遇していなかった転送（非倍数）を分割しても速度は向上せず、この改善効果はプリフェッチバグの回避によって得られることを確認した。

結果：DRAM スループット比較

転送サイズ (元のまま)	修正前（未分割）	修正後（チャンク化）	スピードアップ倍率
2048 (1 MiB)	17.3 GB/s	43.5 GB/s	2.51 倍
4096 (2 MiB)	18.4 GB/s	52.1 GB/s	2.84 倍
8192 (4 MiB)	18.8 GB/s	57.8 GB/s	3.07 倍
12288 (6 MiB)	19.0 GB/s	59.8 GB/s	3.15 倍
16384 (8 MiB)	19.1 GB/s	60.5 GB/s	3.16 倍

LLM パフォーマンスへの影響（適用例）

修正により、MLP の $1 \times 1$ 畳み込みが分割されたり、コアあたりちょうど 1 MiB カーネル DMA に融合しないように制御される。

モデル名	プロジェクション ($Cin \times Cout$)	スプリットされた D	速度向上
Llama 3.2 1B	$2048 \times 8192$	$2560 \times \dots$	10 tok/s → 24 tok/s
DeepSeek / Qwen3-8B	$4096^2$ 等	<1MiB に分割	1.36 tok/s → 2.97 tok/s

※制御ケースにより、元々 1 MiB の倍数でない転送を分割しても速度向上は発生せず、改善効果はあくまでプリフェッチバグ回避によるものである。

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